日本も決して「蚊帳の外」ではない、激化する半導体微細化競争 ~高性能化プラス低消費電力化が微細化の目的~ | EnergyShift

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日本も決して「蚊帳の外」ではない、激化する半導体微細化競争 ~高性能化プラス低消費電力化が微細化の目的~

日本も決して「蚊帳の外」ではない、激化する半導体微細化競争 ~高性能化プラス低消費電力化が微細化の目的~

2021/09/17

半導体の性能の競争としては、「小型化」と「省電力化」が主要なテーマだろう。そしてこの2つは互いに関連している。小型化と省電力化を進めるためには、半導体の微細加工をいかに細かいものにしていくのかが問われる。そのために、半導体メーカーはしのぎを削っているという状況だが、日本のメーカーは決して競争に対応できていないわけではないという。電子デバイス産業新聞の編集委員である甕秀樹氏が半導体微細化競争を解説する。

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半導体の歴史は微細化の歴史

半導体、特にスマートフォンやパソコンに使われるCPU(中央演算処理装置やSoC(システム・オン・チップ)、メモリーなどは、トランジスタ集積度を上げて高性能化を図るため、微細加工技術を駆使してトランジスタを小型化することが常に課題とされてきた。半導体の歴史は、微細化の歴史といっても過言ではない。

微細加工技術は、先端度に応じて世代があり、その先端度は数字であらわされる。もともとは、トランジスタのチャネルと呼ばれる部分(ゲート電極に電圧をかけた時にゲート絶縁膜の下にできる電子の通り道)の長さ(ゲート長・チャネル長)イコール製造プロセスの先端度であった。最近はトランジスタの形状が3次元的な構造に変化したこともあり、必ずしもゲート長を表したものではなくなっているが、それでも数が小さいほど最先端であるという状況は変わっていない。

また、微細化のメリットは、集積度の向上だけではない。消費電力も微細化に伴って低減されてきた。具体的には、製造プロセスがある世代に微細化されると、前の世代に比べ30%以上の低消費電力化が実現されてきた。ただし、現在はその低減幅は小さくなっており、たとえば台湾のTSMCなどが量産適用している7nmプロセスでは、前の世代(10nm)に比べて10~25%程度しか減少できていないようだ。とはいえ、微細化が低消費電力化に貢献する点は不変である。

他方、微細化技術は昔から難易度が高く、数十億~150億円程度もする高価な製造装置(露光装置)を購入しなくては難しい世界である。そのため、投資コスト負担に耐え切れず、微細化競争から脱落する企業が相次ぎ、現在ではシングルナノレベルの微細化製造プロセスを実用化しているのは、台湾のTSMCと韓国のサムスン電子、米インテルの3社のみに事実上なってしまっている。


台湾のTSMC

現在のトップランナーはTSMCとサムスン電子

現在、世界最先端の製造プロセスは、受託専門の半導体メーカー(ファンドリー)では世界最大手の台湾TSMCが実用化している5nmプロセスだが、同社は2022年にも5nmより微細な3nmプロセスを開発し、量産を開始しようとしている。その最初の顧客はアップルやインテルではないか、と言われている。アップルに関しては。「iPhone」の次々世代機や「MacBookシリーズ」用のプロセッサの製造をTSMCの3nmプロセスに委託するのが有力視されている。

このTSMCを猛追するのがサムスン電子だ。メモリーが主力の同社だが、実はファンドリー事業にも注力しており、TSMCに次ぐ世界2番手である。メモリーに続きファンドリーでも世界トップを目指すべく、近年積極果敢に設備投資を行っており、微細化競争でもTSMCを猛追、3nmの量産もTSMCと同様に2022年からの開始を目指している。

一方、この2社に微細化で先行されたのが、世界最大の半導体メーカー、インテルだ。かつては微細化でもトップランナーだったが、今は上記2社の後塵を拝している。それどころか、TSMCの3nmプロセスに一部製品の生産を委託すると言われている。

Å単位で巻き返しをはかるインテル

しかし、インテルは今年初めに就任したゲルシンガーCEOのもと、攻勢を強めている。アリゾナ州に約2兆円で新工場を建設し、ファンドリー事業にも本格参入するうえ、7月には新たな技術ロードマップを発表、ナノではなく業界で初めてÅ(オングストローム)という単位を用いたプロセスの開発も発表した。

具体的には、2022年後半から7nm相当の「Intel 4」プロセスでの量産を開始し、2023年に製品出荷を開始する。2023年後半からは、Intel 4からワット当たりパフォーマンスを18%向上した「Intel 3」プロセスでの量産を開始、そして2024年以降は、Åレベルのプロセス「Intel 20A」を実用化させる。


ゲートオールアラウンド型トランジスタをRibbonFET技術で実現 Credit: Intel Corporation

1Åは0.1nmであるため、20Åは2nmということになるが、5nmや3nmでの遅れを2024年までに巻き返すという意気込みに溢れている。

ここでは、チャネルをゲート電極で覆う「ゲート・オール・アラウンド(GAA)」という新しい構造のトランジスタを使う見込みだ。GAA構造はTSMCやサムスン電子も開発を進めている次世代のトランジスタ構造だ。インテルは、20Åプロセスはまずファンドリー事業で実用化する見通しで、最初の顧客としてスマホ用アプリケーションプロセッサ大手のクアルコムが名乗りを上げている。さらに、2025年以降はより微細な「Intel 18A」にシフトする構え。つまり、1.8nmプロセスである。


Intelのロードマップ 2021年7月のプレゼンテーションより Credit: Intel Corporation

2nm(=20Å)の技術は、米IBMも開発している。同社は米ニューヨーク州アルバニーにある研究開発施設で世界初となる2nmプロセスを適用したチップを発表。インテルなどと同様に、トランジスタにはGAA構造を採用、7nmチップと比べて45%の性能向上と75%の消費電力削減を実現できるという。

なお、IBMとインテルは先端半導体の研究開発で協業することを明らかにしており、開発成果を相互利用する可能性がある。この米国連合は、経済安全保障のため国内半導体産業の強化を目指す米国政府の思惑が強く後押ししているとみられる。

微細化技術で重要なポジションにある日本企業

ここまで微細化について述べてきたが、日本勢の名前がないことにお嘆きの方もいらっしゃるのではなかろうか。日本は先端半導体プロセスに関しては蚊帳の外なのであろうか?

ご心配なく。日本でも2nmの研究成果が発表されている。産業技術総合研究所(産総研)と東北大学は、国家実験研究院 台湾半導体研究中心(TSRI)を中心とした台湾チーム(交通大学、成功大学、工業技術研究院など)と共同で、2nm世代の電界効果トランジスタ(FET)とされるSi(シリコン)とGe(ゲルマニウム)の異種チャネル相補型電界効果トランジスタhCFET(heterogeneous Complementary-Field Effect Transistor)を開発した。

SiとGeのチャネル薄膜を上下に積層させる技術を開発し、Si n型FETとGe p型FETを最短距離で連結するhCFET構造を実現。これにより、大幅な集積化向上とさらなる高速化が期待できるという。このhCFETも、前出のGAA構造を応用したものであるが、2nm向けであるという点は世界的にも先行している。


Si/Ge異種チャネル相補型電界効果トランジスタhCFET 産総研プレスリリースより

このように、日本勢は決して蚊帳の外ではない。もとより、TSMCもサムスン電子もインテルも、実は微細化を達成するには東京エレクトロンや信越化学、JSRなど、日本の製造装置や材料が不可欠なのだ。

半導体を作る最先端の微細化技術だけを見れば、日本の半導体メーカーの名前は出てこないが、実は最先端の微細化を実現する装置・材料技術では、日本はまだまだ世界のトップランナーなのだ。

とはいえ、実は、微細化は限界が近づいていると言われている。2nmや1.8nmの話も紹介したが、それ以降の見通しはまだ見えてきていない。そこで重要となるのが、半導体チップを作る前工程技術ではなく、そのチップをパッケージングする後工程の進化だが、実はここでも、日本の技術が大いに活躍する素地がある。その辺は、今後改めて紹介していきたい。

 

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甕 秀樹
甕 秀樹

株式会社 産業タイムズ社 事業開発部 次長/編集局 編集委員 一般社団法人 日本電子デバイス産業協会(NEDIA)アクションセミナー委員会 委員長 1990年早稲田大学法学部卒。半導体メーカー、半導体業界誌記者を経て、2002年に産業タイムズ社に入社。「半導体産業新聞(現:電子デバイス産業新聞)」副編集長(2008年~2010年)、「週刊ナノテク」編集長(2003年~2007年)、「環境エネルギー産業情報」編集長(2010年~14年)を歴任し、14年3月より現職に。 取材活動のほか、コンサルティング、市場調査、イベント企画、営業など幅広い仕事をこなす。 一般社団法人 日本電子デバイス産業協会(NEDIA)アクションセミナー委員会の委員長も兼務。著書に「これが半導体の全貌だ」(共著、かんき出版)「編集長が語るスマートグリッド産業のすべて」(シーエムシー出版)などがある。